فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد دارای ۱۲ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

این پروژه توسط مرکز فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد۲ ارائه میگردد

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن فایل ورد کامل برنامه‌ریزی زمانی اسلک‌آگاه؛ مطالعه آرایه‌های دانه‌درشت با قابلیت پیکربندی مجدد :

برنامه¬ریزی زمانی اسلک-آگاه در آرایه¬های دانه درشتِ با قابلیت پیکربندی مجدد

چکیده

آرایه­های دانه درشتِ با قابلیت پیکربندی مجدد (CGRA ها) معماری نویدبخشی هستند که انعطاف­پذیری و بازدهرا به همراه یکدیگر دارند. به دلیلِ اجرای موازی و توپولوژی پراکنده­یاتصال داخلی در این معماری­ها، ابداع روش­شناسیِ کارآمد برای نگاشت اپلیکیشن­ها بر رویCGRA ها کاری دشوار است. در این ، چارچوب زمان­بندی را پیشنهاد می­کنیم که قادر به نگاشت موثرِ عملیات بر رویمعماری­هایCGRA است. این چارچوب تأخیرهای متفاوتِ عملیات گوناگون را کهیک معماری باپیکربندی مجددقادر است تا همیشه در زمان اجرا مشخص کند برای مسیریابی داده­ها به صورت کارآمد در نظر می­گیرد. این قابلیت را «اسلک آگاه» می­خوانیم. شواهد تجربی مزایای زمان­بندی اسلک آگاه را در آرایه­های دانه درشتی با قابلیت پیکربندی مجدد نشان می­دهد. زمان­بندی اسلک آگاه در قیاس با پیشرفته­ترین روش­های زمان­بندی، اپلیکیشن­های پیچیده­تری را برای انداز مش معین نگاشت می­کند و به زمان­بندی­های موثرتری دست می­یابد.

۱. مقدمه

آرایه­های دانه درشت پیکربندی مجدد[۱] (CGRA ها) با FPGAهای[۲] قدیمی تفاوت دارند، زیرا این آرایه­هاعناصر بنیادینِ درشت­تری دارند، و معمولاً یک یا چند واحد محاسبه و منطق (ALU) دارند. بدین ترتیب، CGRA ها انعطاف­پذیری در سطح بیتی را برای بهبود بازده تغییر می­دهند، طوری که می­توان از این آرایه­ها به عنوان واحدهای کارکردی با قابلیت پیکربندی مجدد یا شتاب­دهنده­های پیکربندی مجددبرای اجرای اپلیکیشن­های با کارکرد بسیار مهم استفاده کرد.

نگاشت اپلیکیشن بر رویCGRA ها کاری پیچیده است، و راهبردهای بسیاری برای این کار پیشنهاد شده است. با این حال، تمام مطالعات پیشین زمان را گسسته در نظر می­گیرند، و فرض می­کنند که هر عملیاتی که در کاشی[۳]CGRA انجام می­شود سیکل ساعت کاملی می­برد. دستاورد فایل­مان برای این حوز فایلاتی آن است کهبجای استفاده از اسلک، اختلاف بین دور زمانی[۴] ساعت و مسیر حیاتی اجرای عملیاترا برای محاسب زنجیره و مسیریابی به صورت همزمان استفاده می­کنیم.

فایلات پیشین استفاده از اسلک را در سنتز سطح بالا مطالعه کرده­اند [۱]، که معمولاً در جای­گذاری و مسیریابی FPGA استفاده می­شود، اما زمان­بندهایCGRA پیشرفته از کاربرد اسلک غفلت کرده­اند.

در شکل ۱، اید رویکردمان را توضیح داده­ایم: در صورتی که ثبتِ ارتباط بین سلول­ها اجباری باشد، عملیات B باید سه سیکل بعد از عملیات A شروع شود. از سوی دیگر، در صورتی که زمان سیکل اجازه دهد، و بتوان ارتباط را ثبت نکرد، می­توان عملیات B را فوراً بعد از عملیات A اجرا کرد. در صورتی که عملیات A و مسیریابی داده­ها در سلول­ها از کندترین عملیاتی که در مش انجام می­شود به میزانی سریع­تر باشد،این راهبرد در فرکانس بیشین ساعت هیچ مشکلی ایجاد نمی­کند.

در این ، راهبرد زمان­بندی بدیعی را ارائه می­کنیم، که هر دو نوع ارتباط ثبت­شده و ثبت­نشده را میان کاشی­ها در نظر می­گیرد، و منجر به مصرفبهین منابع محاسباتی می­شود. بنابراین، می­توان نگاشتِ کرنل­های پیچیده­تر از پیشرفته­ترین شیوه­های بی توجه به اسلک انجام داد، و عملکرد اجرای بهتری داشت.

در این ، الگوریتم کنونیِ نگاشت بر روی آرای دانه درشتِ با قابلیت پیکربندی مجدد [۲] [۳] را ارزیابی می­کنیم. در این معماری، نمونه­های بسیار متفاوتی را می­توان به صورت پارامتری بدست آورد، که شامل سلول­های نامتجانس است و هیچ محدودیتی روی آرایش این نمونه­ها اعمال نمی­شود.

[۱]Coarse Grained Reconfigurable Arrays

[۲]Field Programmable logic Gate Array: آرای دریچه­ای برنامه­ پذیر منطقی

[۳]Tile

[۴]Period